Sequence 110 X02122


Statement
 

pdf   zip   verilog

main.dvi
background image

Jutge.org

The Virtual Learning Environment for Computer Programming

Sequence 110

X02122 en

Design a sequential circuit with one binary input and one binary output. The output must be

1 at cycle when the inputs at cycles i

2, i

1 and are 110, otherwise the output must be 0.

The top module must be called find110.

module

find110(inout clk rst );

input

in clk rst ;

output

out;

Hint

The state machine can be implemented with 3 states.

Input

• clk is the clock signal

• rst is the synchronous reset signal.

• in is the binary input.

Output

• out is the output that behaves according to the specification.

Problem information

Author : Jordi Cortadella

Generation : 2013-07-17 16:32:31

© Jutge.org, 2006–2013.

http://www.jutge.org

Information
Author
Jordi Cortadella
Language
English
Official solutions
Unknown. This problem is being checked.
User solutions
Verilog